1.2 Übergang der Kategorien zwischen Mikroprozessor, Mikrocontroller und ASIC
1.3 Register-Aufteilung des MSP430 [Tex06c]
1.4 Aufteilung des Status-Registers
1.5 Die Entwicklungsumgebung Code Composer Essentials 4
1.6 Die Entwicklungsumgebung Code Composer Essentials 4 im Debug-Modus
1.7 Das Texas Instruments EZ430-Starter-Kit, [Tex06a]
1.8 Das Texas Instruments MSP430-FET-Emulation-Tool für 64-polige MSP-Varianten (z.B. MSP430F16xx), [Tex09]
1.9 Das Texas Instruments MSP-EXP430FG4618 Experimenter Board, [Tex07d]
1.10 Olimex Headerboard (links) und Eigenbau (rechts)
1.11 Olimex Prototyping Board [Oli08]
1.12 Elektor Experimentierplatine [Ele]
1.13 JTAG-Adapter für den Parallelport (links) und USB (rechts)[Oli08]
1.14 JTAG-Adapter von Texas Instruments für USB[Tex09]
1.15 MEDIT MSP-Board V4.04
2.1 Anschlussbelegung des MSP430F149 [Tex04]
2.2 Anschluss von Tastern mit Pull-Up- und Pull-Down-Widerständen sowie einem ”Sicherheits-” Vorwiderstand
2.3 Entprellung eines Tasters mit paralleler Kapazität
2.4 Anschluss einer Low-Current-LED an den MSP430
2.5 Leistungsausgang mit einem Bipolar-(links) und einem Unipolartransistor (rechts)
2.6 Darlington-Schaltung (links) und Schaltsymbol (rechts)
2.7 Anschluss eines Relais an einen Mikrocontroller
2.8 Drehimpulsgeber und Schaltplan
2.9 Schaltfolge des Inkrementalgebers
2.10 Prinzipieller Aufbau einer Matrix-Tastatur
3.1 Blockschaltbild des Basic-Clock-Moduls [Tex06c]
3.2 Registeraufteilung des Basic-Clock-System-Control-Registers 1 (BCSCTL1)
3.3 Registeraufteilung des Basic-Clock-System-Control-Registers 2 (BCSCTL2)
3.4 Registeraufteilung des DCO-Control-Registers (DCOCTL)
3.5 Frequenzbereiche, die sich in Abhängigkeit von den Registereinstellungen ergeben [Tex06c].
3.6 Maximal zulässige Taktfrequenz in Abhängigkeit der Versorgungsspannung für die MSP430F16xx-Typen [Tex04].
3.7 Anschluss eines externen Widerstands an P2.5
3.8 Blockschaltbild des Digitally-Controlled-Oscillators [Tex06c].
3.9 Temperaturabhängigkeit des DCOs für den Betrieb mit einem internen (internal) Widerstand und einem externen (external) Widerstand [Tex06c].
3.10 Quarzoszillatoren und das elektrische Ersatzschaltbild
3.11 Anschluss eines externen Quarzes an XIN und XOUT
3.12 Schaltlogik des LFXT1- (oben) und des XT2- (unten) Oszillators [Tex06c].
3.13 Stromverbauch bei unterschiedlichen Betriebsmodi [Tex04].
3.14 Blockschaltbild für die Main-System-Clock [Tex06c].
4.1 Blockschaltbild des Timers A der Modellreihe MSP430x1xx [Tex06c].
4.2 Bitbelegung des Timer-A-Control-Registers TACTL.
4.3 Wert des Zählregisters TAR des Timers A im Continous-Mode
4.4 Zählregister TAR des Timers A im Up-Mode
4.5 Zählregister TAR des Timers A im Up/Down-Mode
4.6 Blockschaltbild des Timer-B-Capture/Compare-Funktionsblocks [Tex06c].
4.7 Capture/Compare-Control-Register TACCTLx
4.8 Timer-A-Interrupt-Vector-Register (TAIV)
4.9 Ausgangsverhalten im Continuous-Mode (links) und Up-Mode (rechts) [Tex06c].
4.10 Ausgangsverhalten im Up/Down-Mode [Tex06c].
4.11 Bitbelegung des Timer-B-Control-Registers TBCTL.
4.12 Blockschaltbild des Watchdog-Timers [Tex06c].
4.13 Bitbelegung des Watchdog-Timer-Control-Registers
4.14 Aufbau des Basic-Timer1-Control-Registers.
4.15 Aufbau der beiden Zählerregister BTCNT1 und BTCNT2.
5.1 (a) Verlauf eines zeit- und wertkontinuierlichen Signals ySIG(t) aufgetragen über der Zeit t, (b) zeit- und wertdiskretes Signal yAD(t) nach der A/D-Wandlung.
5.2 Durch Unterabtastung entstehende Schwebung, die im Original nicht enthalten ist.
5.3 Frequenzspektrum eines abgetasteten Messsignals und dessen Rekonstruktion im Frequenzbereich für (a): Abtastung nach dem Nyquist-Theorem und (b): Unterabtastung
5.4 Verteilung der Rauschleistung durch Oversampling und Verbesserung des SNR durch digitale Filterung
5.5 Prinzip eines 3-Bit-Parallelumsetzers
5.6 Schaltung eines A/D-Wandlers auf Grundlage des Wägeverfahrens
5.7 A/D-Wandlung mit Hilfe des Wägeverfahrens.
5.8 Schaltungstechnisches Prinzip des Single-Slope-Verfahrens.
5.9 Integration der Signalspannung und der gegenphasigen Referenzsspannung beim Dual-Slope-Verfahren.
5.10 Schaltungstechnisches Prinzip des Dual-Slope-Verfahrens.
5.11 Schaltungstechnische Realisierung eines einfachen U/F-Wandlers.
5.12 Schaltungstechnische Realisierung eines Sigma-Delta-Wandlers.
5.13 Links: Veränderung des Spektrums des Quantisierungsrauschens durch den Rauschformer. Rechts: Erreichbares Signal-zu-Rausch-Verhältnis SNR in Abhängigkeit von Oversampling-Rate und verwendetem Rauschformer.
5.14 Blockschaltbild der ADC12-Funktionseinheit [Tex06c].
5.15 Bitbelegung des ADC12-Control-Registers 0 und ADC12-Control-Registers 1 für die Konfiguration der A/D-Wandlung
5.16 Belegung des ADC12MCTLx-Registers
5.17 Blockschaltbild des SD16_A [Tex06c].
5.18 SD16CTL-Registerbelegung
5.19 SD16CCTL0 Registerbelegung
5.20 Spannungsteiler mit Poti und MSP430
5.21 Anschluss des Drehpoti-Spannungsteilers an A0 (P6.0) und der Low-Current-LED an P1.0
6.1 Blockschaltbild des Comparator-A-Moduls [Tex06c]
6.2 Bitbelegung des Comparator-A-Control-Registers CACTL2
6.3 Bitbelegung des Comparator-A-Control-Registers CACTL1
6.4 Einfluss des internen RC-Filters auf das Comparator-A-Ausgangssignal bei Eingangssignal in der Nähe der Schaltschwelle und überlagertem Rauschen
6.5 Beschaltung des MSP430F1612 für ein Millivolt-Meter
6.6 Exponentieller Verlauf der Spannung über dem Kondensator UC normiert auf die maximale Spannung UP1.0 aufgetragen über der Zeit t.
6.7 Finger und Leiterbahn bilden eine Kapazität, aus [Tex07f]
6.8 Schaltbild des grundsätzlichen Aufbaus, aus [Tex07f]
7.1 Idealisierte D/A-Wandlung und zugehörige Impulsfolge nach Rekonstruktionsfilter
7.2 Reale D/A-Wandlung und Ausgangssignal nach dem Halteglied
7.3 Reale D/A-Wandlung links: Spektrum des Nutzsignals und Frequenzgang des Halteglieds. Rechts: Frequenzgang des kompensierenden Rekonstruktionsfilters
7.4 Verschiedene Prinzipien der D/A-Wandlung: a)Parallelverfahren, b)Zählverfahren, c)Wägeverfahren
7.5 DAC12-Kontrollregister DAC12_xCTL
7.6 Dreiecksspannung mit einer Amplitude von 1⋅V REF (links) und einer Amplitude von 3⋅V REF (rechts).
7.7 Negativer oder positiver Offset der analogen Ausgangsspannung [Tex06c].
7.8 Nichtinvertierende Operationsverstärkerschaltung zum Treiben einer Last
7.9 Operationsverstärkerschaltung mit einem FET als Leistungsausgang
7.10 ”Selbstbau” D/A-Wandler mit einem Digitalport
7.11 Zeitlicher Verlauf eines 2-Bit-pulsweitenmodulierten Signals. Der PWM-Wert wird in diesem Beispiel in jeder Periode T0 inkrementiert.
7.12 Passives RC-Filter zur Erzeugung einer glatten analogen Ausgangsspannung
7.13 Aktiver ”Sallen-Key” Tiefpass 2. Ordnung
7.14 Beschaltung eines DC-Motors mit PWM-Ansteuerung [Tex00a].
8.1 Übertragungssequenz eines RS232-Telegramms. Gezeigt sind die logischen Pegel. Auf der Signalleitung ist ein dazu invertiertes Signal zu messen.
8.2 Steckverbinder einer 9-poligen RS232-Schnittstelle
8.3 Typischer Aufbau eines I2C-Netzwerks.
8.4 Aufbau einer I2C-Adresse.
8.5 Ablaufdiagramm eines typischen Informationsaustausches über den I2C-Bus.
8.6 Übertragung von Bits mit Hilfe der Daten- und Taktleitung.
8.7 Übertragung mit Acknowledge-Signal.
8.8 Flussdiagramm des Informationsaustausches über den SPI-Bus
8.9 (a) Stern- und (b) Kaskaden- Netzwerk-Topologie
8.10 Daten- und Informationsübertragung des SPI-Protokolls, nach [Tex06c]
8.11 Daten- und Informationsübertragung eines SPI-A/D-Wandlers
8.12 Bitbelegung des UxCTL-Registers im USART-Modus
8.13 Bitbelegung des UxTCTL-Registers
8.14 Bit-Belegung des UxBR0- und UxBR1-Registers
8.15 Bitbelegung des Modulations-Registers UxMCTL
8.16 Bitbelegung der Module-Enable-Register M1 und ME2
8.17 Bitbelegung des U1CTL-Registers im SPI-Modus
8.18 Bitbelegung des U1CTL-Registers im I2C-Modus
8.19 Bitbelegung des I2CTCTL-Registers
8.20 Schreib-Modus beim EEPROM 24LC02
8.21 Lese-Modus beim EEPROM 24LC02
9.1 Grundschaltung eines Linearspannungsreglers und schematischer innerer Aufbau
9.2 Verschiedene Kühlkörper, links ein einfaches U-Profil mit einem Wärmeübergangswiderstand von 25oC/W, rechts ein Rippenkühlkörper mit 9.5oC/W
9.3 Grundschaltung mit einem LM317-Linearspannungsregler. UAus = 1.25( 1 +
)
9.4 Grundschaltung einer symmetrischen Spannungsversorgung mit Linearspannungsreglern
9.5 Erzeugung eines ”virtuellen” Bezugspotentials, nach [TSG02]
9.6 Schaltungsvorschlag eines invertierenden Schaltreglers mit einem LM2575
9.7 Nicht invertierender Operationsverstärker
9.8 Schalter an zwei Ports des Mikrocontrollers
9.9 Bidirektionale isolierte Datenleitung mit einem 6N137-Optokoppler
9.10 Spannungsteiler für 5V/3,3V-Eingänge
9.11 Emitterschaltung für 5V/3,3V-Eingänge
9.12 Schaltung mit Operationsverstärker für 5V/3,3V-Eingänge
9.13 Transistorschaltung für 3,3V/5V-Ausgänge
9.14 Komparatorschaltung mit einem Operationsverstärker für 3,3V/5V-Ausgänge
9.15 Beschaltung für einen bidirektionalen Digitalport
9.16 Integrierte Lösung mit dem 74LVX4245 für das 5V/3,3V-Interface [Tex05]
9.17 Typische Beschaltung des MAX232 für TTL/RS232
9.18 MAX232 mit Magnetokoppler ADUM2402 für den galvanisch getrennten Betrieb der seriellen Schnittstelle mit dem MSP430.
A.1 Werkzeug zum SMD-Löten
A.2 Benetzen der Kontakte mit Flussmittel
A.3 Fixieren des Bauteils an allen vier Ecken
A.4 Löten aller Kontakte. Lötbrücken sind kein Problem
A.5 Auflegen der Entlötlitze und Erhitzen
A.6 Alle Seiten sind perfekt gelötet
A.7 MEDIT MSP-Basisboard V4.04 Schaltplan
A.8 Medit MSP-Platine V4.04 Bauteilseite
A.9 Medit MSP-Platine V4.04 Lötseite
A.10 Medit MSP-Platine V4.04 Bauteilplatzierung Oberseite
A.11 Medit MSP-Platine V4.04 Bauteilplatzierung Lötseite
A.12 Schaltplan für das MSP430F1232-Experimentierboard
A.13 Ätzvorlage MSP430F1232-Experimentierboard
A.14 Platzierung Komponenten MSP430F1232-Experimentierboard
A.15 Schaltplan für Trägerplatine LCD und Drehgeber
A.16 Ätzvorlage für Trägerplatine LCD und Drehgeber
A.17 Bauteilplatzierung
A.18 Bauteilplatzierung Lötseite
A.19 Headerboard Ätzvorlage
A.20 Headerboard Bauteilplatzierung
A.21 JTAG-Adapter Schaltplan
A.22 JTAG-Adapter Lötseite
A.23 JTAG-Adapter Bauteilseite
A.24 JTAG-Adapter Bauteilplatzierung Lötseite
B.1 Lichtschranke am Comparator A.
B.2 Dual-Slope-Wandler mit dem Comparator A.
B.3 Schaltbild eines möglichen Transistortesters.